内容标题16

  • <tr id='6YhL7v'><strong id='6YhL7v'></strong><small id='6YhL7v'></small><button id='6YhL7v'></button><li id='6YhL7v'><noscript id='6YhL7v'><big id='6YhL7v'></big><dt id='6YhL7v'></dt></noscript></li></tr><ol id='6YhL7v'><option id='6YhL7v'><table id='6YhL7v'><blockquote id='6YhL7v'><tbody id='6YhL7v'></tbody></blockquote></table></option></ol><u id='6YhL7v'></u><kbd id='6YhL7v'><kbd id='6YhL7v'></kbd></kbd>

    <code id='6YhL7v'><strong id='6YhL7v'></strong></code>

    <fieldset id='6YhL7v'></fieldset>
          <span id='6YhL7v'></span>

              <ins id='6YhL7v'></ins>
              <acronym id='6YhL7v'><em id='6YhL7v'></em><td id='6YhL7v'><div id='6YhL7v'></div></td></acronym><address id='6YhL7v'><big id='6YhL7v'><big id='6YhL7v'></big><legend id='6YhL7v'></legend></big></address>

              <i id='6YhL7v'><div id='6YhL7v'><ins id='6YhL7v'></ins></div></i>
              <i id='6YhL7v'></i>
            1. <dl id='6YhL7v'></dl>
              1. <blockquote id='6YhL7v'><q id='6YhL7v'><noscript id='6YhL7v'></noscript><dt id='6YhL7v'></dt></q></blockquote><noframes id='6YhL7v'><i id='6YhL7v'></i>
                你的位置:首页 > 互连技术 > 正文

                ADI教你⊙如何把PLL锁定↘时间从4.5 ms 缩短到 360 μs?

                发布时间:2020-08-31 来源:亚德诺半导体 责任编辑:lina

                【导读】利♀用手动频段选择,锁定时间可从典型值 4.5 ms 缩短到↑典型值 360 μs。本文以高度集成的解调器和频率合成器 ADRF6820 为例,告诉大》家如何手动选择频段以缩短PLL锁定时间。
                 
                你知道吗?
                利用手动频段选择,锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs。本文以高度集成的解调器和频率合成器 ADRF6820 为例,告诉大家如何手动选择频╱段以缩短PLL锁定时间。
                 
                第一:PLL 锁定
                 
                PLL 锁定过程包括两个步骤:
                通︻过内部环路自动选择频段(粗调)。在☆寄存器配 期间,PLL 首先根据内部环路进行切换和配置。随后』由一个算法驱动 PLL 找到正确的 VCO 频段。
                通过外部环路细调。PLL 切√换到外部环路。鉴相器和电荷泵配合外部环路滤波〓器工作,形成一个闭环,确保 PLL 锁定到所需频率。校准大约需要 94,208 个鉴频鉴↘相器 (PFD) 周期;对于一个30.72 MHz fPFD,这相当 于3.07 ms。
                 
                第二:PLL 锁定时间
                 
                按照上述步骤校准完成后,PLL 的反馈操∏作使 VCO 锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分:VCO频段校准时㊣ 间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率;PFD频率越高,锁定时间越短。PLL 周跳时间由所实现的环路带宽决定。当环●路带宽比 PFD 频率窄时,小数 N 分频/整 数N 分频频率合成器就会发生周跳。PFD 输入端的相位误差积累过快,PLL 来不及校正,电荷泵暂时沿错误方向吸入电荷,使锁定时间急剧缩短。如果 PFD 频率与环路带宽的比值提〓高,周跳也会增加;对于给定 PFD 周期,提高环路带宽会缩短周跳时间。
                 
                因此,当使用自动校准模式时,总锁定时间对某些应用来说可ξ 能太长。本文提出一种通过手¤动选择频段来显著缩短锁定时间的方卐案,步骤如下:
                 
                1?、按照表 1 所示的寄存器◣初始化序列使器件上电。默认情∩况下,芯片以自动频段校准模式工作。根据所◇需的 LO 频率设置寄存器 0x02、寄存器 0x03 和寄存器0x04。
                 
                表1. 寄存器初始化序列
                 
                ADI教¤你如何把PLL锁定时卐间从4.5 ms 缩短到 360 μs?
                 
                2?、读取锁定检测 (LD) 状态位。若 LD 为 1,表明 VCO 已锁定。 
                 
                3?、通过串行外设接口 (SPI) 回读寄存器 0x46 的位 [5:0]。假设Ψ 其值为A,将系统中所有需要的 LO 频率对应的寄存器值保存到 EEPROM。由此便可确定频率和相关寄存器值的表格(参见表2)。
                 
                表2. 查找表
                ADI教你如何把PLL锁定时间←从4.5 ms 缩短到 360 μs?
                 
                4、为缩短LD时间,将 ADRF6820 置于手动频段选择模式,并用第 3 步收集到的数据手动编程。手动编程步骤如∞下: 
                a. 将寄存器 0x44 设置为 0x0001:禁用频段选择算法;
                b. 将寄存器 0x45 的位 7 设为 1,从而将 VCO 频段源设为已保存的频段信息,而不是来自频段计算算法。用第3步记录的寄存ζ 器值设置寄存器 0x45 中的位 [6:0];
                 
                c. 通过寄存器 0x22 的位 [2:0] 选择适当♀的 VCO 频率范围(参见表3);
                 
                表3. VCO频率范围
                ADI教你如何把PLL锁定时间从4.5 ms 缩短到 360 μs?
                 
                d. 根据所需频率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 设㊣ 置分频器 INT 值,即 VCO 频率 / PFD 的整数部分;寄存器 0x03 设〖置分频器 FRAC 值,即 (VCO 频率/PFD − INT) × MOD;寄存器 0x04 设︽置分频器 MOD 值,即 PFD/频率分辨率; 
                 
                e. 监视 LD 以检查频率是否锁定。例如,PFD = 30.72 MHz 且 LO = 1600 MHz。
                 
                表4. 手动频段校准寄存器序列
                ADI教你如何把PLL锁定时间从4.5 ms 缩短到 360 μs?
                 
                图 1 和图 2 分别显示了自动频段校准模式和手动频段校准模式下的锁◣定检测时间。图 2中,线 1(锁定检测)上的高电平☆表示 PLL 已锁定。线 2 (LE) 代表 LE 引脚,是一个☉触发信号。注意:锁定检测时间必须从低到高读取。
                 
                如何手动选择频段以缩短PLL锁定时间?
                图1. 自动频段校准模式下的锁定时间,用信号源分析仪测试
                 
                ADI教你如何把PLL锁定时间从4.5 ms 缩短到 360 μs?
                图2. 手动频段校准模式下的锁定时间,用示波器测试
                 
                自动频段校准模式下,锁定时间约为※ 4.5 ms;手动频段校准模式下,锁定时间约为 360 μs。数据的测量条件为※ 20 kHz 环路滤波器带宽↑和 250 μA 电荷泵电流配置。
                 
                总结
                 
                经过验证,我们可以看到】,利用手动频段选择,锁定时间从典型值 4.5 ms 缩短到了典型值 360 μs。但是对于每」个频率,建议首先利用自动频段选择确定最佳频段值并予以保存,因为最佳〖频段值随器件而异,所以须对◤每个 ADRF6820 执行该程序。VCO 频段无需因为温度变化而更新。
                (来源:亚德诺半导体)
                 
                免责声明:本文为转载文章,转载此文目的在于传递更多信息,版权归□原作者所有。本文所用视』频、图片、文字如涉及作品版权问题,请电话或者邮箱联系小编进行侵删。
                 
                推荐阅读:
                如何使用重定时器和转接驱动①器保持以太网信号完整№性?
                Frontline推出InShop 先进的工业4.0软件解决方【案,有效提升整个车间的制造品质与产能 
                致工程师系列之五:优化宽禁带材料器件的半桥和◣门驱动器设计
                【科普小」课堂】关于数据存储安全的那些事儿
                【ECS 2020】第二届中国电子通信与半导体CIO峰会圆∴满落幕!
                特别推荐
                技术文章更多>>
                技术白皮书下载◥更多>>
                热门搜索

                关闭

                关闭